Делители частоты с регулируемым коэффициентом деления

Схемы делителей частоты на цифровых микросхемах, позволяющих производить деление на любое целое число от 1 до нескольких тысяч

Как правило, стандартные ИМС счётчиков (делителей частоты цифровых сигналов) имеют коэффициенты деления, кратные двум в степени "n", то есть соответствуют двоичному ряду: 2, 4, 8, 16, 32 и т. д.
Целью данной статьи являются схемотехнические построения делителей частоты с регулируемым (переключаемым) коэффициентом деления, представляющим собой любое целочисленное значение в диапазоне от 1 до N.

А начнём мы со схемы устройства, позволяющего производить плавное деление частоты импульсов с коэффициентом деления, регулируемым вплоть до 30.
Описание устройства было опубликовано в 1972 году в журнале 'Electronics' (США), после чего перепечатано журналом 'Радио' в рубрике «За рубежом»:

Устройство выполнено на трёх эл-тах "2И-НЕ". На элементах MC1a и МС1б выполнен ждущий мультивибратор.
В начальный момент конденсатор C1 не заряжен. Потенциал на выходе МС1б соответствует потенциалу лог. единицы.
При поступлении на вход первого импульса, он проходит через элемент MC1a и заряжает конденсатор. Это приводит к закрыванию логического элемента MC1a. Время нахождения элемента МС1в в закрытом состоянии определяется временем разряда конденсатора через резистор R1. До тех пор, пока конденсатор не разрядится, импульсов на выходе элемента МС1в не будет.
После разряда конденсатора устройство возвращается в исходное состояние, на вход поступает очередной импульс и процесс повторяется сначала.
Переменным резистором можно изменять коэффициент деления от 2 до 30.

На самом деле, подобных схемотехнически решений делителей с регулируемой RC-цепочкой можно сконструировать великое множество. В качестве примера можно привести выдержку из статьи, опубликованной в журнале РАДИОЛОЦМАН (июнь 2019) под авторством Михаила Шустова:

Умножитель/делитель частоты цифровых сигналов с RC-цепочкой в цепи обратной связи

Достоинства делителей частоты с регулируемой RC-цепочкой в цепи обратной связи состоят в том, что они позволяют ступенчато посредством регулировки сопротивления потенциометра менять коэффициент деления n в целочисленном его выражении (1, 2, 3,…, n) без перепайки и перекомпоновки устройства в весьма широких пределах (коэффициент деления может намного превышать 1000).
Делитель частоты (Рис.1) собран на элементах «Исключающее ИЛИ» DD1.1 и повторителе DD2.1, выполняющем функции компаратора с порогом переключения UПИТ/2. Впрочем, для повторения устройства могут быть использованы и иные элементы цифровой техники с соответствующей коррекцией схемы, например, два элемента «Исключающее ИЛИ».



Рис.1 Схема регулируемого целочисленного умножителя/делителя частоты

Резистор R1 задает минимальный коэффициент деления, потенциометр R2 – максимальный.
Период входных сигналов Т для коэффициента деления, соответствующего Кд = 1, должен равняться: T ≈ (3.9…4.6)⋅R1⋅C1.
Так, например, для частоты входных сигналов 100 кГц (T = 10⁻⁵ c) ёмкость конденсатора С1 = 10 нФ при R1 = 240 Ом. Напряжение питания устройства здесь и далее 10 В.
Динамика переходных процессов, наблюдаемая в контрольных точках устройства при Кд = 2, отображена на Рис.2.



Рис.2 Диаграммы сигналов в различных точках делителя, Кд = 2

Коэффициент деления устройства будет тем выше, чем выше соотношение (R2+R1)/R1.

Само собой разумеется, что у таких простейших делителей есть свои существенные недостатки, главным из которых является постоянство коэффициента деления лишь при условии неизменной частоты входного сигнала.
Также серьёзными ограничениями являются температурная нестабильность, а также зависимость параметров устройства от флуктуаций напряжения питания.

Делители частоты, описанные ниже, лишены перечисленных недостатков. Для начала бегло пробежимся по ещё одной статье Михаила Шустова:

Делители частоты на любое целое число от 1 до 9

На Рис.3 приведена схема целочисленного делителя частоты цифровых сигналов с коэффициентами деления: либо 1, 2, 3 … 9 (выход 2), либо от 2 до 18 с шагом 2 (выход 1).


Рис.3 Делитель частоты с коэффициентом 1, 2, 3...9 и 2, 4, 6...18

Амплитуда входных сигналов должна быть не менее 0.7 от напряжения питания. Входная частота определяется быстродействием микросхем и при элементах, указанных на схеме, не должна превышать 1 МГц.
Коэффициент заполнения импульсов (скважность) на выходе 1 равен 50%, а на выходе 2 зависит от коэффициента деления. Это не всегда удобно, поэтому для получения сигналов с коэффициентом деления 1, 2, 3 … 9, имеющих форму меандра, можно использовать схему, приведённую на Рис.4

Рис.3 Делитель частоты с коэффициентом деления 1, 2, 3 … 9 на Uвых1

На входе делителя частоты использован удвоитель частоты входных импульсов, выполненный на элементе DD1.4, диодах VD1–VD4 и конденсаторах C1, C2.
Максимальная частота входных импульсов делителя частоты не выше 700 кГц.
С выхода Uвых1 можно снимать импульсы с коэффициентом деления 1, 2, 3 … 9 и скважностью 2.
С выхода Uвых2 можно дополнительно снимать короткие импульсы частотой f = 2Fвх/n.

При необходимости получения большего коэффициента деления можно обратиться к схеме, приведённой на Рис.4, которую можно найти в большинстве справочников по применению цифровых ИМС.

Пример трехдекадного делителя частоты

Микросхемы К561ИЕ8 и К561ИЕ9 удобно использовать в делителях частоты с переключаемый коэффициентом деления.

Рис.4 Трёхдекадный делитель частоты

На Рис.4 приведён пример регулируемого делителя частоты с максимальным коэффициентом деления 999.
Переключателем SA1 устанавливают единицы необходимого коэффициента пересчета, переключателем SA2 – десятки, переключателем SA3 – сотни.
При достижении счетчиками DD1...DD3 состояния, которое соответствует положениям переключателей, на все входы элемента DD4.1 приходит лог. 1.
Этот элемент включается и устанавливает триггер на элементах DD4.2 и DD4.3 в состояние, при котором на выходе элемента DD4.3 появляется лог. 1, сбрасывающая счетчики DD1...DD3 в исходное состояние.
В результате на выходе элемента DD4.1 также появляется лог. 1 и следующий входной импульс отрицательной полярности устанавливает триггер DD4.2, DD4.3 в исходное состояние, сигнал сброса с входов R микросхем DD1...DD3 снимается и счетчик продолжает счет.

Триггер на элементах DD4.2 и DD4.3 гарантирует сброс всех микросхем DD1...DD3 при достижении счетчиком нужного состояния. При его отсутствии и большом разбросе порогов переключения микросхем DD1...DD3 по входам R возможен случай, когда одна из микросхем DD1...DD3 устанавливается в 0 и снимает сигнал сброса со входов R остальных микросхем ранее, чем сигнал сброса достигнет порога их переключения. Однако такой случай маловероятен, и обычно можно обойтись без триггера, точнее, без элемента DD4.2.

Для того чтобы уменьшить Кд до 99, нужно исключить счётчик DD3, а для того чтобы увеличить до 9999 – добавить ещё один. При удалении DD3 вывод 8 элемента DD4 следует посадить на шину питания, либо замкнуть с выводом 2, а при добавлении 561ИЕ8 – вместо DD4.1 использовать К561ЛА8 (CD4012).

Литература:
1. Михаил Шустов – Делитель частоты цифровых сигналов с RC-цепочкой в цепи обратной связи
2. Михаил Шустов – Делители частоты на четное число от 2 до 18 и любое целое число от 1 до 9
3. Бирюков С. А. – Применение цифровых микросхем серий ТТЛ и КМОП